Qual é a diferença entre síntese lógica e síntese física?

Logic Synthesis é um processo de conversão de código RTL em nível de porta, atendendo às restrições de área, tempo e potência

na síntese lógica, o atraso do fio é considerado zero (ZWLM), porque pela conectividade lógica não podemos estimar que a rede de carga esteja dirigindo e o atraso na rede (podemos saber isso pela conectividade física). para que possamos estimar os atrasos dos fios mais próximos dos reais, usando síntese física,

Na ferramenta de síntese física, executa P e R aproximados, calcula o atraso e gera relatórios de tempo.

no entanto, precisamos ter licença para realizar isso que é caro

Logic Synthesis é um processo de conversão de código RTL em nível de porta, atendendo às restrições de área, tempo e potência

na síntese lógica, o atraso do fio é considerado zero (ZWLM), porque pela conectividade lógica não podemos estimar que a rede de carga esteja dirigindo e o atraso na rede (podemos saber isso pela conectividade física). para que possamos estimar os atrasos dos fios mais próximos dos reais, usando síntese física,

Na ferramenta de síntese física, executa P e R aproximados, calcula o atraso e gera relatórios de tempo.

no entanto, precisamos ter licença para realizar isso que é caro

A síntese lógica cria uma lista líquida de portas do verilog RTL. Ele também inclui outras etapas, como mapeamento de tecnologia, onde os portões são selecionados a partir de um conjunto de bibliotecas fornecidas e otimização de tempo / área / energia.

A síntese física transforma a netlist no nível do portão em um layout que pode ser realizado (gravado) em silício. Inclui planejamento de piso, posicionamento (localização de fixação dos portões), roteamento (fios na lista de nível de porta são atribuídos a camadas metálicas etc.), síntese de árvore de relógio e várias etapas diferentes de otimizações locais e globais.